การออกแบบ PCB เบสแบนด์โทรคมนาคม
การ์ด 5G DU | เบสแบนด์ O-RAN | ไลน์การ์ด | อินเทอร์เฟซการซิงค์และ Backhaul
ออกแบบ PCB เบสแบนด์ telecom สำหรับหน่วยความจำ DDR ที่หนาแน่น, SERDES แบบหลายกิกะบิต, แฟบริค Ethernet แบบซิงโครนัส, PCIe และรางหลักที่เรียงลำดับอย่างแน่นหนา ให้ความสำคัญกับความต่อเนื่องของการอ้างอิง ระเบียบวินัยของนาฬิกา ส่วนต่างของอุณหภูมิ และการกำหนดเส้นทาง Escape ที่สามารถผลิตได้ เหนือการปรับให้เหมาะสมระดับแผนผังล้วนๆ
ข้อมูลอ้างอิงการออกแบบ PCB เบสแบนด์โทรคมนาคมสำหรับการกำหนดเส้นทาง DDR และ SERDES, ลิงก์ Ethernet, PCIe แบบซิงโครนัส, การจัดลำดับพลังงาน
ประเด็นสำคัญ
- •เบสแบนด์ SoCs, FPGAs, รีไทม์เมอร์ และออพติกมักต้องการรางหลายรางที่เรียงลำดับอย่างแน่นหนาพร้อมการตอบสนองชั่วคราวที่รวดเร็ว ทำให้ลูป PDN มีขนาดกะทัดรัด ใช้ทองแดงราคาประหยัดสำหรับกระแสไฟเริ่มต้น และแยกอุปกรณ์ PLL หรือตัวรับส่งสัญญาณที่มีความละเอียดอ่อนออกจากขั้นตอนการสลับที่มีเสียงดัง
- •บัสหน่วยความจำและช่องสัญญาณหลายกิกะบิตจะล้มเหลวก่อนในการเปลี่ยนเลเยอร์ การเปิดตัวตัวเชื่อมต่อ และการวางแผนการฝ่าวงล้อมที่ไม่ดี ล็อกสแต็กอัปตั้งแต่เนิ่นๆ รักษาการอ้างอิงอย่างต่อเนื่อง ควบคุมผ่าน stub และหลีกเลี่ยงการบังคับเลนวิกฤติผ่านการหลบหนี BGA ที่แออัด
- •บอร์ดโทรคมนาคมมีการใช้งานสูงเป็นเวลานาน ดังนั้นการบิดเบี้ยว การกระวนกระวายใจ และการสูญเสียการแทรกมักจะแปรผันตามอุณหภูมิ กระจายความร้อนใกล้กับ ASICs และกรง ปกป้องทางเดินของอากาศ และวางนาฬิกา จุดทดสอบ และอินเทอร์เฟซการจัดการที่การนำขึ้นมาและการวินิจฉัยภาคสนามยังคงใช้งานได้จริง
- •กฎการฝ่าวงล้อมตั้งแต่เนิ่นๆ ป้องกันการทำงานซ้ำล่าช้าเมื่อคู่ส่วนต่างสูญเสียส่วนต่างไปยัง stubs swaps หรือมุม BGA ที่แออัด
บอร์ดเบสแบนด์โทรคมนาคมทั่วไป
| ประเภทบอร์ด | อัตราข้อมูลทั่วไป | อินเทอร์เฟซที่สำคัญ | เน้นการออกแบบเบื้องต้น |
|---|---|---|---|
| การ์ดเบสแบนด์ยูนิตแบบกระจาย 5G | อัปลิงค์ 10G ถึง 25G, บัส DDR แบบกว้าง | Ethernet, PCIe, DDR4/DDR5, SyncE | การฝ่าวงล้อมของ SERDES, ไทม์มิ่งของหน่วยความจำ และการกระจายสัญญาณนาฬิกาที่กระวนกระวายใจต่ำ |
| O-RAN แผงควบคุมวิทยุ / แผงกั้นส่วนหน้า | 10G ถึง 25G fronthaul พร้อมไทม์มิ่งลิงค์ | eCPRI Ethernet, นาฬิกาสไตล์ JESD, PMBus | SI ฝั่งตัวเชื่อมต่อ ความสมบูรณ์ของไทม์มิ่ง และการจัดลำดับกำลังที่มีระเบียบวินัย |
| Telecom Line Card หรือ Switch Fabric Daughtercard | เลน 25G ถึง 56G พร้อมจำนวนพินสูง ASICs | แบ็คเพลน, PCIe, นาฬิกาอ้างอิง, การจัดการ Ethernet | งบประมาณการสูญเสีย ผ่านการควบคุม stub ความต่อเนื่องในการส่งคืน และการแพร่กระจายความร้อน |
| ไมโครเวฟหรือ Access Modem Baseband Board | datapaths 1G ถึง 10G พร้อมกำหนดเวลาที่แม่นยำ | SGMII, RGMII, DDR, SPI, พัดลมสัญญาณนาฬิกา | การแบ่งพาร์ติชันสัญญาณผสม ทำความสะอาดอุปกรณ์ PLL และการเข้าถึงการแก้ไขจุดบกพร่อง |
ข้อกำหนด PCB เบสแบนด์โทรคมนาคม
ความสมบูรณ์ของกำลังและลำดับราง
เบสแบนด์ SoCs, FPGAs, รีไทม์เมอร์ และออพติกมักต้องการรางหลายรางที่เรียงลำดับอย่างแน่นหนาพร้อมการตอบสนองชั่วคราวที่รวดเร็ว ทำให้ลูป PDN มีขนาดกะทัดรัด ใช้ทองแดงราคาประหยัดสำหรับกระแสไฟเริ่มต้น และแยกอุปกรณ์ PLL หรือตัวรับส่งสัญญาณที่มีความละเอียดอ่อนออกจากขั้นตอนการสลับที่มีเสียงดัง
DDR, SERDES และความต่อเนื่องของการอ้างอิง
บัสหน่วยความจำและช่องสัญญาณหลายกิกะบิตจะล้มเหลวก่อนในการเปลี่ยนเลเยอร์ การเปิดตัวตัวเชื่อมต่อ และการวางแผนการฝ่าวงล้อมที่ไม่ดี ล็อกสแต็กอัปตั้งแต่เนิ่นๆ รักษาการอ้างอิงอย่างต่อเนื่อง ควบคุมผ่าน stub และหลีกเลี่ยงการบังคับเลนวิกฤติผ่านการหลบหนี BGA ที่แออัด
ขอบความร้อน การตอกบัตร และความสามารถในการให้บริการ
บอร์ดโทรคมนาคมมีการใช้งานสูงเป็นเวลานาน ดังนั้นการบิดเบี้ยว การกระวนกระวายใจ และการสูญเสียการแทรกมักจะแปรผันตามอุณหภูมิ กระจายความร้อนใกล้กับ ASICs และกรง ปกป้องทางเดินของอากาศ และวางนาฬิกา จุดทดสอบ และอินเทอร์เฟซการจัดการที่การนำขึ้นมาและการวินิจฉัยภาคสนามยังคงใช้งานได้จริง
ขั้นตอนการออกแบบที่แนะนำ
| ขั้นตอนการออกแบบ | คำแนะนำ | ทำไมมันถึงสำคัญ |
|---|---|---|
| แผนผังชั้นและ Stackup Lock | วาง ASICs, DDR, ออปติก และตัวเชื่อมต่อความเร็วสูงก่อนการกำหนดเส้นทางโดยละเอียด จากนั้นเลือกสแต็กอัปที่รองรับทั้งเป้าหมายความหนาแน่นของการหลบหนีและการสูญเสีย | โครงร่างเบสแบนด์ของโทรคมนาคมมักจะล้มเหลวเมื่อหน่วยความจำ, SERDES และพลังงานได้รับการปรับให้เหมาะสมโดยแยกจากกัน แทนที่จะเป็นระบบที่ขับเคลื่อนด้วยสแต็กอัพเพียงระบบเดียว |
| การฝ่าวงล้อมและงบประมาณช่อง | กำหนดคลาสเลน การเปลี่ยนอ้างอิง และผ่านกลยุทธ์ตั้งแต่เนิ่นๆ สำหรับเส้นทาง PCIe, Ethernet และแบ็คเพลน | กฎการฝ่าวงล้อมตั้งแต่เนิ่นๆ ป้องกันการทำงานซ้ำล่าช้าเมื่อคู่ส่วนต่างสูญเสียส่วนต่างไปยัง stubs swaps หรือมุม BGA ที่แออัด |
| การตรวจสอบพลังงานและนาฬิกา | ตรวจสอบการวางตำแหน่งตัวควบคุม ลำดับชั้นแบบแยกส่วน และแผนผังนาฬิกาที่กระวนกระวายใจต่ำก่อนการปรับสมดุลทองแดงขั้นสุดท้าย | ข้อผิดพลาดในการจัดลำดับและการจ่ายสัญญาณนาฬิกาที่เสียทำให้เกิดการเชื่อมต่อที่ไม่เสถียร แม้ว่าอิมพีแดนซ์การติดตามเล็กน้อยจะถูกต้องก็ตาม |
| การผลิตและการเตรียมความพร้อม | สำรองการเข้าถึงโพรบ การสนับสนุนการสแกนขอบเขต ระยะห่างของกรง และรางที่วัดได้ในทุกโดเมนที่สำคัญ | บอร์ดโทรคมนาคมที่มีจำนวนเลเยอร์สูงมีราคาแพงในการตรวจแก้จุดบกพร่อง หากการมองเห็นการทดสอบลดลงในระหว่างการปรับความหนาแน่นให้เหมาะสม |
พื้นที่การออกแบบเบสแบนด์โทรคมนาคมที่สำคัญ
DDR และอินเทอร์เฟซหน่วยความจำ
- • ทำให้ช่องไบต์ DDR สั้น รับรู้ถึงโทโพโลยี และอ้างอิงถึงระนาบที่ไม่หยุดชะงัก
- • หลีกเลี่ยงการกำหนดเส้นทางกลุ่มหน่วยความจำผ่านบริเวณคอลง PDN กระแสสูงที่ไม่เกี่ยวข้อง
- • จองเส้นทางการแยกส่วนความเหนี่ยวนำต่ำรอบๆ ตัวควบคุมหน่วยความจำและลูกบอล PHY
- • ตรวจสอบความยาวที่ตรงกับเรขาคณิตการฝ่าวงล้อมที่เกิดขึ้นจริง ไม่ใช่แค่กฎคลาสเน็ตแบบลอจิคัลเท่านั้น
- • ปกป้อง Vref และบริเวณนาฬิกาจากการสลับตัวควบคุมและเสียงรบกวนจากกรงกลับ
SERDES, แบ็คเพลน และลิงก์แฟบริค
- • จัดกลุ่มเลนตามงบประมาณที่สูญเสียและเส้นทางตัวเชื่อมต่อ แทนที่จะจัดกลุ่มตามชื่อแผนผังบัสเท่านั้น
- • จำกัดจำนวนที่ไม่ได้ใช้ผ่านถังและการเจาะย้อนกลับเมื่อต้องใช้ระยะขอบของช่อง
- • รักษาการเชื่อมต่อคู่และความต่อเนื่องในการอ้างอิงผ่านการเปลี่ยนชั้นลอยและกรง
- • เก็บตัวจับเวลา สวิตช์ และเลนส์ไว้ในซองระบายความร้อนและการไหลเวียนของอากาศที่สมจริง
- • ตรวจสอบการเย็บกระแสย้อนกลับในทุกที่ที่เลนข้ามช่อง โล่ หรือบริเวณที่แยก
ไทม์มิ่ง การซิงค์ และอินเทอร์เฟซการจัดการ
- • แยกนาฬิกาที่กระวนกระวายใจต่ำและการอ้างอิง SyncE ออกจากตัวควบคุมบั๊กที่มีเสียงดังและพัดลม GPIO
- • การจัดการเส้นทาง Ethernet, I2C, PMBus และ UART ซึ่งช่างเทคนิคสามารถตรวจสอบได้อย่างปลอดภัย
- • ใช้การป้องกันด้านขั้วต่อกับทองแดงที่เปลือยเปล่าโดยไม่ทำให้เส้นทางไทม์มิ่งลดลง
- • สายรัดเอกสาร บูต และรีเซ็ตค่าเริ่มต้น เพื่อให้บอร์ดทดแทนภาคสนามเริ่มต้นได้อย่างคาดเดาได้
- • วางแผนการแบ่งปันการอ้างอิงอย่างระมัดระวังระหว่างลอจิกเบสแบนด์, ไอซีไทม์มิ่ง และโมดูลที่เสียบได้
ความสามารถในการผลิตและความน่าเชื่อถือ
- • เลือกกองซ้อนและผู้ผลิตโครงสร้างการเจาะที่สามารถจับยึดซ้ำๆ ได้ตามปริมาตรที่ต้องการ
- • ยืนยันความคลาดเคลื่อนของวงแหวนวงแหวน แผ่นป้องกัน และการเจาะย้อนกลับเทียบกับจำนวนเลนและจำนวนชั้นที่เลือก
- • รองรับกรงหนัก ฮีทซิงค์ และกลุ่มตัวเชื่อมต่อก่อนที่การปรับแต่ง SI จะเสร็จสิ้น
- • ปล่อยรางที่วัดได้ การรีเซ็ต และนาฬิกาเพื่อนำขึ้นมาโดยไม่ต้องพึ่งสายไฟที่เปราะบาง
- • ถือว่าความสามารถในการทำซ้ำได้เป็นข้อจำกัดในการออกแบบชุดประกอบโทรคมนาคมแบบหลายชั้นที่มีราคาแพง
เครื่องมือและทรัพยากรที่เกี่ยวข้อง
เครื่องคำนวณความต้านทาน
กำหนดเป้าหมายความต้านทานสำหรับอัปลิงก์ Ethernet, แผนผังสัญญาณนาฬิกา, การกำหนดเส้นทาง Escape ของ SERDES และการเปลี่ยนผ่านการอ้างอิงแบบยาว
เครื่องคำนวณการติดตาม Ethernet
ตรวจสอบกลยุทธ์ทองแดง การกำหนดเส้นทางคู่ และตัวเชื่อมต่อสำหรับการควบคุม 1G ถึง 10G และพอร์ตแบ็คฮอล
เครื่องคำนวณความต้านทาน PCIe
ตรวจสอบเลน PCIe ที่ไวต่อการสูญเสียงบประมาณระหว่างเบสแบนด์ SoCs ตัวเร่งความเร็ว สวิตช์ และ NICs
เครื่องคำนวณการกำหนดเส้นทาง DDR4/DDR5
ตรวจสอบโทโพโลยีบัสหน่วยความจำ กลยุทธ์การจับคู่ความยาว และสมมติฐานการแยกส่วนก่อนที่จะล็อกสแต็กอัพ
ตรวจสอบข้อจำกัดของ Telecom Baseband ก่อนที่จะหยุดเค้าโครง
ใช้อิมพีแดนซ์, Ethernet, PCIe, DDR และเครื่องคำนวณปัจจุบันเพื่อตรวจสอบความถูกต้องของการสแต็คอัพ การกำหนดเส้นทาง และสมมติฐานทองแดงที่ครอบงำความเสี่ยงของบอร์ดเบสแบนด์โทรคมนาคม
คำถามที่พบบ่อยเกี่ยวกับ PCB Baseband PCB ของโทรคมนาคม
อะไรทำให้การออกแบบ PCB เบสแบนด์โทรคมนาคมแตกต่างจากบอร์ดฝังตัวทั่วไป
บอร์ดเบสแบนด์โทรคมนาคมผสมผสานหน่วยความจำหนาแน่น ลิงก์หลายกิกะบิต ระยะเวลาที่เข้มงวด รอบการทำงานที่ยาวนาน และการผลิตหลายชั้นที่มีราคาแพง เลย์เอาต์มักจะต้องตอบสนองการสูญเสียช่องสัญญาณ ลำดับราง การกระจายความร้อน และการเข้าถึงบริการในเวลาเดียวกัน
เมื่อใดที่ฉันควรล็อคสแต็คอัพสำหรับบอร์ดเบสแบนด์
ก่อนที่จะแยกรายละเอียดของช่องหลัก SoC, FPGA, DDR และช่องออปติคอลหรือแบ็คเพลน หากการตัดสินใจเรื่องสแต็กอัพลื่นไถล คลาสเลน ขนาดแอนตี้แพด ผ่านโครงสร้าง และการอ้างอิงนาฬิกา มักจะต้องมีการออกแบบใหม่ล่าช้า
บอร์ดเบสแบนด์โทรคมนาคมจำเป็นต้องใช้ลามิเนตการสูญเสียต่ำเสมอหรือไม่
ไม่เสมอไป บอร์ดจำนวนมากสามารถเก็บ FR-4 ไว้ในพื้นที่ความเร็วต่ำได้ แต่ 25G ที่ยาวบวกกับแชนเนล แบ็คเพลนที่หนาแน่น หรืองบประมาณที่สูญเสียการแทรกที่เข้มงวดมากขึ้น อาจพิสูจน์ให้เห็นถึงวัสดุที่สูญเสียต่ำในเส้นทางวิกฤติ
เหตุใดจุดทดสอบและการเข้าถึงการแก้ไขจุดบกพร่องจึงยังคงมีความสำคัญบนบอร์ดโทรคมนาคมที่มีความหนาแน่นสูง
เนื่องจากความล้มเหลวของฟิลด์และความล่าช้าในการนำเข้าจะมีราคาแพงอย่างรวดเร็วในการออกแบบที่มีจำนวนเลเยอร์สูง นาฬิกา ราง การรีเซ็ต และอินเทอร์เฟซการจัดการที่สามารถเข้าถึงได้ช่วยลดเวลาที่ใช้ในการแยก SI ปัญหาการจัดลำดับ และระบายความร้อน
เครื่องมือและทรัพยากรที่เกี่ยวข้อง
เครื่องคำนวณอิมพีแดนซ์
เครื่องคำนวณคำนวณอิมพีแดนซ์ microstrip และ stripline
เครื่องคำนวณอิมพีแดนซ์ Differential
เครื่องคำนวณออกแบบ differential pairs สำหรับ USB, HDMI, PCIe
เครื่องคำนวณความกว้างลายวงจร
เครื่องคำนวณคำนวณความกว้างลายวงจร PCB สำหรับความต้องการกระแสของคุณ
เครื่องคำนวณกระแสเวีย
เครื่องคำนวณคำนวณความจุกระแสเวียและประสิทธิภาพความร้อน
เครื่องคำนวณลายวงจร FR4
วัสดุการคำนวณลายวงจรสำหรับวัสดุ PCB FR4 มาตรฐาน
เครื่องคำนวณอิมพีแดนซ์ Rogers
วัสดุการคำนวณ RF ความถี่สูงสำหรับวัสดุ Rogers