Thiết kế PCB băng tần cơ sở viễn thông
Thẻ 5G DU | Băng cơ sở O-RAN | Thẻ dòng | Giao diện đồng bộ hóa và truyền lại
Thiết kế PCBs băng cơ sở telecom cho bộ nhớ DDR dày đặc, SERDES nhiều gigabit, vải Ethernet, PCIe đồng bộ và các đường ray lõi được sắp xếp chặt chẽ. Ưu tiên tính liên tục tham chiếu, kỷ luật đồng hồ, biên nhiệt và định tuyến thoát có thể sản xuất được hơn là tối ưu hóa thuần túy ở cấp độ sơ đồ.
Tham khảo thiết kế PCB băng cơ sở viễn thông cho định tuyến DDR và SERDES, các liên kết Ethernet, PCIe đồng bộ, giải trình tự nguồn và lập kế hoạch xếp chồng
Bài học chính
- •Baseband SoCs, FPGAs, bộ định thời gian và quang học thường cần nhiều đường ray được sắp xếp chặt chẽ với phản hồi tức thời nhanh. Giữ các vòng PDN nhỏ gọn, tiết kiệm đồng cho dòng điện khởi động và cách ly nguồn cung cấp PLL hoặc bộ thu phát nhạy cảm khỏi các giai đoạn chuyển đổi ồn ào.
- •Bus bộ nhớ và các kênh nhiều gigabit gặp lỗi đầu tiên khi chuyển đổi lớp, khởi chạy trình kết nối và lập kế hoạch đột phá kém. Khóa ngăn xếp sớm, duy trì các tham chiếu liên tục, kiểm soát thông qua các đoạn sơ khai và tránh ép các làn đường quan trọng thông qua các lối thoát BGA bị tắc nghẽn.
- •Các bo mạch viễn thông có mức sử dụng cao trong thời gian dài nên độ lệch, jitter và suy hao chèn thường thay đổi theo nhiệt độ. Truyền nhiệt gần ASICs và các lồng, bảo vệ hành lang luồng không khí, đồng thời đặt đồng hồ, điểm kiểm tra và giao diện quản lý nơi việc đưa lên và chẩn đoán hiện trường luôn thực tế.
- •Các quy tắc đột phá sớm ngăn chặn việc làm lại muộn khi các cặp vi sai mất lề do các gốc, hoán đổi hoặc các góc BGA bị tắc nghẽn.
Bảng băng tần cơ sở viễn thông phổ biến
| Loại bảng | Tốc độ dữ liệu điển hình | Giao diện chính | Trọng tâm thiết kế chính |
|---|---|---|---|
| Thẻ băng cơ sở đơn vị phân phối 5G | Đường lên 10G đến 25G, bus DDR rộng | Ethernet, PCIe, DDR4/DDR5, SyncE | Đột phá SERDES, định thời gian bộ nhớ và phân phối xung nhịp có độ giật thấp |
| Bảng điều khiển vô tuyến / Fronthaul O-RAN | Truyền dẫn trực tiếp 10G đến 25G với các liên kết định thời | Đồng hồ kiểu eCPRI Ethernet, JESD, PMBus | SI phía đầu nối, tính toàn vẹn về thời gian và trình tự nguồn điện có kỷ luật |
| Thẻ đường dây viễn thông hoặc thẻ con chuyển mạch vải | Làn đường 25G đến 56G với số lượng pin cao ASICs | Bảng nối đa năng, PCIe, đồng hồ tham chiếu, quản lý Ethernet | Ngân sách tổn thất, thông qua kiểm soát sơ khai, tính liên tục trở lại và lan truyền nhiệt |
| Bảng mạch cơ sở của modem truy cập hoặc lò vi sóng | Đường dữ liệu 1G đến 10G cộng với thời gian chính xác | SGMII, RGMII, DDR, SPI, quạt đồng hồ | Phân vùng tín hiệu hỗn hợp, làm sạch nguồn cung cấp PLL và truy cập gỡ lỗi |
Yêu cầu PCB băng tần cơ sở viễn thông
Tính toàn vẹn nguồn điện và trình tự đường sắt
Baseband SoCs, FPGAs, bộ định thời gian và quang học thường cần nhiều đường ray được sắp xếp chặt chẽ với phản hồi tức thời nhanh. Giữ các vòng PDN nhỏ gọn, tiết kiệm đồng cho dòng điện khởi động và cách ly nguồn cung cấp PLL hoặc bộ thu phát nhạy cảm khỏi các giai đoạn chuyển đổi ồn ào.
DDR, SERDES và tính liên tục tham chiếu
Bus bộ nhớ và các kênh nhiều gigabit gặp lỗi đầu tiên khi chuyển đổi lớp, khởi chạy trình kết nối và lập kế hoạch đột phá kém. Khóa ngăn xếp sớm, duy trì các tham chiếu liên tục, kiểm soát thông qua các đoạn sơ khai và tránh ép các làn đường quan trọng thông qua các lối thoát BGA bị tắc nghẽn.
Biên nhiệt, xung nhịp và khả năng bảo trì
Các bo mạch viễn thông có mức sử dụng cao trong thời gian dài nên độ lệch, jitter và suy hao chèn thường thay đổi theo nhiệt độ. Truyền nhiệt gần ASICs và các lồng, bảo vệ hành lang luồng không khí, đồng thời đặt đồng hồ, điểm kiểm tra và giao diện quản lý nơi việc đưa lên và chẩn đoán hiện trường luôn thực tế.
Quy trình thiết kế được đề xuất
| Giai đoạn thiết kế | Sự giới thiệu | Tại sao nó quan trọng |
|---|---|---|
| Sơ đồ tầng và Khóa xếp chồng | Đặt ASICs, DDR, đầu nối quang học và tốc độ cao trước khi định tuyến chi tiết, sau đó chọn một bộ xếp chồng hỗ trợ cả mục tiêu mật độ thoát và mất mát. | Bố cục băng cơ sở viễn thông thường không thành công khi bộ nhớ, SERDES và nguồn điện được tối ưu hóa độc lập thay vì dưới dạng một hệ thống điều khiển xếp chồng. |
| Đột phá và ngân sách kênh | Chỉ định sớm các lớp làn đường, chuyển tiếp tham chiếu và thông qua các chiến lược sớm cho các đường dẫn PCIe, Ethernet và bảng nối đa năng. | Các quy tắc đột phá sớm ngăn chặn việc làm lại muộn khi các cặp vi sai mất lề do các gốc, hoán đổi hoặc các góc BGA bị tắc nghẽn. |
| Xác thực nguồn và đồng hồ | Xem lại vị trí bộ điều chỉnh, phân cấp tách rời và cây đồng hồ có độ biến động thấp trước khi cân bằng đồng cuối cùng. | Lỗi trình tự và nguồn cung cấp đồng hồ bị ô nhiễm gây ra các liên kết không ổn định ngay cả khi trở kháng vết danh nghĩa là chính xác. |
| Sẵn sàng sản xuất và đưa lên | Dự trữ quyền truy cập thăm dò, hỗ trợ quét ranh giới, khoảng trống lồng và đường ray có thể đo lường trên mọi miền quan trọng. | Các bo mạch viễn thông có số lượng lớp cao rất tốn kém để gỡ lỗi nếu khả năng hiển thị thử nghiệm bị giảm trong quá trình tối ưu hóa mật độ. |
Các lĩnh vực thiết kế băng cơ sở viễn thông chính
DDR và giao diện bộ nhớ
- • Giữ các làn byte DDR ngắn, nhận biết cấu trúc liên kết và được tham chiếu đến các mặt phẳng không bị gián đoạn
- • Tránh định tuyến các nhóm bộ nhớ thông qua các vùng cổ PDN dòng điện cao không liên quan
- • Dự trữ các đường tách có độ tự cảm thấp xung quanh bộ điều khiển bộ nhớ và bóng PHY
- • Xem lại độ dài phù hợp với hình học đột phá thực tế, không chỉ các quy tắc lớp mạng logic
- • Bảo vệ Vref và các vùng đồng hồ khỏi bộ điều chỉnh chuyển mạch và tiếng ồn quay trở lại lồng
Liên kết SERDES, bảng nối đa năng và vải
- • Nhóm các làn đường theo mức tổn thất và đường kết nối thay vì chỉ theo tên xe buýt sơ đồ
- • Hạn chế không sử dụng thông qua thùng và khoan ngược khi lề kênh yêu cầu
- • Duy trì sự ghép nối cặp và tính liên tục tham chiếu thông qua chuyển tiếp tầng lửng và lồng
- • Giữ bộ hẹn giờ, công tắc và bộ phận quang học bên trong vỏ bọc nhiệt và luồng không khí thực tế
- • Kiểm tra đường nối dòng hồi lưu ở bất cứ nơi nào làn đường đi qua các khe, tấm chắn hoặc vùng phân chia
Giao diện thời gian, đồng bộ hóa và quản lý
- • Tách biệt đồng hồ có độ giật thấp và tham chiếu SyncE khỏi bộ điều chỉnh độ giật ồn và quạt GPIO
- • Quản lý tuyến đường Ethernet, I2C, PMBus và UART nơi kỹ thuật viên có thể thăm dò chúng một cách an toàn
- • Sử dụng bảo vệ phía đầu nối trên đồng tiếp xúc mà không làm giảm đường dẫn thời gian
- • Dây đeo tài liệu, khởi động và đặt lại mặc định để bảng thay thế trường khởi chạy có thể dự đoán được
- • Lập kế hoạch chia sẻ tham chiếu một cách cẩn thận giữa logic băng tần cơ sở, IC thời gian và các mô-đun có thể cắm được
Khả năng sản xuất và độ tin cậy
- • Chọn các ngăn xếp và cấu trúc khoan mà nhà chế tạo có thể giữ liên tục ở khối lượng dự định
- • Xác nhận dung sai của vòng hình khuyên, tấm chống đệm và mũi khoan ngược so với số làn và số lớp đã chọn
- • Hỗ trợ các lồng, tản nhiệt và cụm đầu nối nặng về mặt cơ học trước khi hoàn tất việc điều chỉnh SI
- • Để lại các đường ray, bộ đặt lại và đồng hồ có thể đo lường được để mang lên mà không phụ thuộc vào dây bodge mỏng manh
- • Coi khả năng làm lại như một hạn chế về thiết kế đối với các tổ hợp viễn thông nhiều lớp đắt tiền
Công Cụ & Tài Nguyên Liên Quan
Máy tính trở kháng
Đặt mục tiêu trở kháng cho đường lên Ethernet, cây đồng hồ, định tuyến thoát SERDES và chuyển tiếp tham chiếu dài.
Máy tính dấu vết Ethernet
Kiểm tra chiến lược đồng, định tuyến cặp và đầu nối cho các cổng truyền dẫn và điều khiển từ 1G đến 10G.
Máy tính trở kháng PCIe
Xem lại các làn PCIe nhạy cảm với tổn thất ngân sách giữa SoCs băng cơ sở, bộ tăng tốc, bộ chuyển mạch và NICs.
Máy tính định tuyến DDR4/DDR5
Xác thực cấu trúc liên kết bus bộ nhớ, chiến lược so khớp độ dài và các giả định đột phá trước khi khóa ngăn xếp.
Kiểm tra các ràng buộc về băng tần cơ sở viễn thông trước khi đóng băng bố cục
Sử dụng trở kháng, Ethernet, PCIe, DDR và máy tính dòng điện để xác thực các giả định về xếp chồng, định tuyến và đồng chi phối rủi ro bảng băng cơ sở viễn thông.
Câu hỏi thường gặp về PCB băng tần cơ sở viễn thông
Điều gì làm cho thiết kế PCB băng cơ sở viễn thông khác với bảng mạch nhúng thông thường?
Bo mạch cơ sở viễn thông kết hợp bộ nhớ dày đặc, liên kết nhiều gigabit, thời gian nghiêm ngặt, chu kỳ hoạt động dài và chế tạo nhiều lớp đắt tiền. Cách bố trí thường phải đáp ứng đồng thời việc mất kênh, sắp xếp đường ray, truyền nhiệt và truy cập dịch vụ.
Khi nào tôi nên khóa ngăn xếp cho bảng baseband?
Trước khi phân tích chi tiết các kênh SoC, FPGA, DDR chính và các kênh quang hoặc bảng nối đa năng. Nếu các quyết định xếp chồng bị trượt, các loại làn đường, kích thước chống đệm, thông qua cấu trúc và tham chiếu đồng hồ thường cần thiết kế lại muộn.
Các bo mạch baseband viễn thông có luôn cần tấm laminate có độ tổn thất thấp không?
Không phải lúc nào cũng vậy. Nhiều bo mạch có thể giữ FR-4 ở các khu vực tốc độ thấp hơn, nhưng các kênh 25G plus dài, bảng nối đa năng dày đặc hoặc ngân sách tổn hao chèn chặt chẽ hơn có thể biện minh cho các vật liệu có tổn thất thấp trong đường dẫn quan trọng.
Tại sao các điểm kiểm tra và quyền truy cập gỡ lỗi vẫn quan trọng trên các bảng mạch viễn thông dày đặc?
Bởi vì sự cố tại hiện trường và sự chậm trễ trong quá trình triển khai sẽ nhanh chóng trở nên tốn kém đối với các thiết kế có số lượng lớp cao. Đồng hồ, đường ray, thiết lập lại và giao diện quản lý có thể truy cập giúp giảm thời gian cách ly SI, giải trình tự và các vấn đề về nhiệt.
Công Cụ & Tài Nguyên Liên Quan
Máy Tính Trở Kháng
Máy TínhTính trở kháng microstrip và stripline
Máy Tính Trở Kháng Vi Sai
Máy TínhThiết kế cặp vi sai cho USB, HDMI, PCIe
Máy Tính Độ Rộng Trace
Máy TínhTính độ rộng trace PCB cho yêu cầu dòng điện của bạn
Máy Tính Dòng Via
Máy TínhTính dung lượng dòng via và hiệu suất nhiệt
Máy Tính Trace FR4
Vật LiệuTính toán trace cho vật liệu PCB FR4 tiêu chuẩn
Máy Tính Trở Kháng Rogers
Vật LiệuTính toán RF tần số cao cho vật liệu Rogers