産業アプリケーション

通信ベースバンド PCB 設計

5G DU カード | O-RAN ベースバンド |ラインカード |同期およびバックホールインターフェイス

高密度 DDR メモリ、マルチギガビット SERDES、同期 Ethernet、PCIe ファブリック、および厳密にシーケンスされたコアレール用に、テレコムベースバンド PCBs を設計します。純粋に回路図レベルの最適化よりも、リファレンスの連続性、クロック規律、熱マージン、製造可能なエスケープ配線を優先します。

簡単な回答

通信基地帯域PCB設計で重要になる電源シーケンス、DDRとSERDESのファンアウト、同期Ethernet、PCIeチャネル、参照面の連続性、熱余裕、量産を見据えたstackup計画、検証ポイント、立ち上げ時の確認項目までを実務目線で丁寧に整理した解説ガイドです。

重要なポイント

•ベースバンド SoCs、FPGAs、リタイマー、および光学機器には、多くの場合、高速過渡応答を備えた、厳密にシーケンスされた複数のレールが必要です。 PDN ループをコンパクトに保ち、起動電流に銅の予算を割り当て、敏感な PLL またはトランシーバー電源をノイズの多いスイッチングステージから隔離します。
•メモリバスとマルチギガビットチャネルは、層の移行、コネクタの起動、および不十分なブレークアウト計画で最初に失敗します。スタックアップを早期にロックし、連続参照を保持し、スタブを介して制御し、混雑した ZXTRM28XZ エスケープを介してクリティカルレーンを強制的に回避します。
•通信ボードは長期間にわたって高い使用率で動作するため、スキュー、ジッター、挿入損失は温度によってドリフトすることがよくあります。 ASICs およびケージの近くの熱を拡散し、空気の流れの通路を保護し、立ち上げおよびフィールド診断が実用的な場所に時計、テストポイント、および管理インターフェイスを配置します。
•早期ブレークアウトルールにより、差動ペアがスタブ、スワップ、または混雑した BGA コーナーによってマージンを失った場合の、後からのリワークが防止されます。

一般的な通信ベースバンドボード

ボードの種類	一般的なデータ速度	主要なインターフェース	設計の主な焦点
5G 分散ユニットベースバンドカード	10G から 25G アップリンク、ワイド DDR バス	Ethernet、PCIe、DDR4/DDR5、SyncE	SERDES ブレークアウト、メモリタイミング、および低ジッタークロック分配
O-RAN ラジコン/フロントホールボード	10G から 25G フロントホール (タイミングリンク付き)	eCPRI Ethernet、JESD スタイルの時計、PMBus	コネクタ側の SI、タイミングの完全性、規律ある電源シーケンス
テレコムラインカードまたはスイッチファブリックドーターカード	25G ～ 56G レーン (ピン数が多い) ASICs	バックプレーン、PCIe、基準クロック、管理 Ethernet	スタブ制御、リターン連続性、および熱拡散による損失バジェット
マイクロ波またはアクセスモデムベースバンドボード	1G ～ 10G データパスと高精度タイミング	SGMII、RGMII、DDR、SPI、クロックファンアウト	ミックスシグナルパーティショニング、クリーンなPLL電源、およびデバッグアクセス

通信ベースバンド PCB 要件

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電力の完全性とレールのシーケンス制御

ベースバンド SoCs、FPGAs、リタイマー、および光学機器には、多くの場合、高速過渡応答を備えた、厳密にシーケンスされた複数のレールが必要です。 PDN ループをコンパクトに保ち、起動電流に銅の予算を割り当て、敏感な PLL またはトランシーバー電源をノイズの多いスイッチングステージから隔離します。

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DDR、SERDES、および基準の連続性

メモリバスとマルチギガビットチャネルは、層の移行、コネクタの起動、および不十分なブレークアウト計画で最初に失敗します。スタックアップを早期にロックし、連続参照を保持し、スタブを介して制御し、混雑した ZXTRM28XZ エスケープを介してクリティカルレーンを強制的に回避します。

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熱マージン、クロッキング、保守性

通信ボードは長期間にわたって高い使用率で動作するため、スキュー、ジッター、挿入損失は温度によってドリフトすることがよくあります。 ASICs およびケージの近くの熱を拡散し、空気の流れの通路を保護し、立ち上げおよびフィールド診断が実用的な場所に時計、テストポイント、および管理インターフェイスを配置します。

推奨される設計ワークフロー

設計段階	おすすめ	なぜそれが重要なのか
フロアプランとスタックアップロック	詳細な配線の前に ASICs、DDR、光学部品、および高速コネクタを配置し、エスケープ密度と損失ターゲットの両方をサポートするスタックアップを選択します。	メモリ、SERDES、および電力が 1 つのスタックアップ駆動システムとしてではなく個別に最適化されている場合、通信のベースバンドレイアウトは通常失敗します。
ブレークアウトとチャネル予算	PCIe、Ethernet、およびバックプレーンパスに対して、レーンクラス、参照遷移、およびビア戦略を早期に割り当てます。	早期ブレークアウトルールにより、差動ペアがスタブ、スワップ、または混雑した BGA コーナーによってマージンを失った場合の、後からのリワークが防止されます。
電源とクロックの検証	最終的な銅バランシングの前に、レギュレータの配置、デカップリング階層、および低ジッターのクロックツリーを確認してください。	公称配線インピーダンスが正しい場合でも、シーケンスの間違いやクロック電源の汚染により、リンクが不安定になります。
製造と立ち上げの準備	すべての重要なドメインにわたるプローブアクセス、バウンダリスキャンサポート、ケージクリアランス、および測定可能なレールを予約します。	密度の最適化中にテストの可視性が犠牲になると、層数の多い通信ボードのデバッグにコストがかかります。

主要な通信ベースバンド設計領域

ZXTRM25XZ とメモリインターフェイス

• DDR バイトレーンを短くし、トポロジを認識し、中断のないプレーンを参照するようにします。
• 無関係な高電流 PDN ネックダウン領域を経由するメモリグループの配線を回避します。
• メモリコントローラーとPHYボールの周囲に低インダクタンスのデカップリングパスを確保
• 論理的なネットクラスルールだけでなく、実際のブレークアウトジオメトリとの長さの一致を確認します。
• Vrefとクロック領域をスイッチングレギュレータとケージリターンノイズから保護

SERDES、バックプレーン、およびファブリックリンク

• スケマティックバス名だけではなく、損失バジェットとコネクタパスに基づいてレーンをグループ化します。
• チャネルマージンが必要な場合、未使用のビアバレルとバックドリルを制限する
• メザニンとケージの遷移を通じてペアの結合と参照の連続性を維持します。
• リタイマー、スイッチ、光学系を現実的な熱と気流のエンベロープ内に収めます
• レーンがスロット、シールド、または分割領域と交差する場所でリターン電流ステッチをチェックします。

タイミング、同期、および管理インターフェイス

• 低ジッタクロックと SyncE リファレンスをノイズの多い降圧レギュレータや GPIO ファンから分離
• 技術者が安全に検査できるルート管理 Ethernet、I2C、PMBus、および UART
• タイミングパスを劣化させることなく、露出した銅線にコネクタ側の保護を使用します
• ストラップ、ブートを文書化し、デフォルトをリセットして、現場交換ボードが予測どおりに初期化されるようにします
• ベースバンドロジック、タイミング IC、プラグ可能モジュール間でのリファレンス共有を慎重に計画する

製造性と信頼性

• 製造業者が意図した体積で繰り返し保持できるスタックアップとドリル構造を選択してください
• 選択したレーン数と層数に対するアニュラーリング、アンチパッド、バックドリルの許容差を確認します。
• ZXTRM34XZ のチューニングが完了する前に、重いケージ、ヒートシンク、コネクタクラスターを機械的にサポートします
• 壊れやすいボッジワイヤーに頼らずに、測定可能なレール、リセット、クロックを維持して立ち上げを実現
• 高価な多層通信アセンブリの設計上の制約として再加工性を考慮する

レイアウトがフリーズする前に通信ベースバンド制約を確認する

インピーダンス、Ethernet、PCIe、DDR、および電流計算ツールを使用して、通信ベースバンドボードのリスクを支配するスタックアップ、配線、および銅線の仮定を検証します。

インピーダンス計算機 PCIe インピーダンス計算機 Ethernet トレース計算機

通信ベースバンド PCB に関するよくある質問